https://pctuning.cz/article/unikaji-inf ... etsi-cache
No konečne viac jadier v CCDčku, osem je už dlho slabota. Škoda, že to tak dlho trvalo a hlavne Zen7 čo má podľa najnovších info. byť ešte na AM5 ich počet zase zvýši na 16sť ...Uniklé informace naznačují, že nová architektura AMD Zen 6 přinese větší změny. Dočkáme se 12 jader na CCD a s tím spojeného navýšení L3 cache na 48 MB.
Podle nejnovějších úniků od známého leakera s přezdívkou HXL se u nadcházející generace procesorů AMD Zen 6 dočkáme významných změn. Hlavním tahákem má být navýšení kapacity L3 cache na 48 MB, což má být reakcí na očekávané rozšíření počtu jader v jednom výpočetním bloku (CCD). Zatímco dosavadní generace spoléhaly na 8 jader v CCD, Zen 6 by měl tento počet zvednout na 12, čímž se efektivně zachová dosavadní poměr cache paměti na jedno jádro, na který jsme zvyklí u současné generace Zen 5. Tato změna si vyžádá i fyzické zvětšení samotného čipu. Odhaduje se, že plocha čipu naroste na 76 mm², což je zhruba o 7% více.
--------------------------------------------------------------
Zen2 CCD: 2*4 Core 2*16 MB L3 TSMC N7 ~77 mm2
Zen3 CCD: 8 Core 32MB L3 TSMC N7 ~83 mm2
Zen4 CCD : 8 Core 32MB L3 TSMC N5 ~72 mm2
Zen5 CCD : 8 Core 32MB L3 TSMC N4 ~71 mm2
Zen6 CCD : 12 Core 48MB L3 TSMC N2 ~76 mm2
-------------------------------------------------------------
Pokud se tyto informace potvrdí, půjde o první případ od dob architektury Zen 3, kdy AMD uvede rozměrově větší čiplet než v předchozí generaci. Přechod na 12jádrové CCD je pro rodinu čipů Ryzen přelomové, protože umožní všem dvanácti jádrům sdílet data v rámci jedné unifikované cache . To eliminuje nutnost komunikovat přes sběrnici Infinity Fabric s vedlejším blokem, což bylo kdysi limitem u architektur, které dělily jádra do menších separovaných CCX klastrů. Taková unifikace by měla přinést výrazné snížení latence a zefektivnění komunikace mezi jádry.
AMD již dříve oficiálně potvrdilo, že Zen 6 bude kompletně novou architekturou navrženou “od podlahy”. Výroba by měla probíhat na pokročilém 2nm procesu (N2) u TSMC, který sám o sobě slibuje 15% zvýšení hustoty tranzistorů a lepší energetickou efektivitu ve srovnání s předchozími výrobními procesy. Ačkoliv zatím nepadly konkrétní detaily o herních verzích s technologií 3D V-Cache, vzhledem k obrovskému úspěchu stávajících modelů je jejich uvedení v podstatě jistotou. Nezbývá tak, než se těšit.
